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IC靜電放電的測試方法
1 前言
靜電放電（ESD，electrostatic discharge）是電子工業zui花代價的損壞原因之一，它會影響到生產合格率、制造成本、產品質量與可靠性以及公司的可獲利潤。隨著IC產品的制造工藝不斷微小化，ESD引起的產品失效問題越來越突出。為了能夠了解我們所制造的IC產品的抵抗靜電打擊的能力，提升產品的質量，減少因ESD而引起的損傷，世界各地的IC工程師們研制出了許多靜電放電模擬器，用來模擬現實生活中的靜電放電現象，用模擬器對IC進行靜電測試，借以找出IC的靜電放電故障臨界電壓。本文就是結合我們現在使用的靜電放電模擬器（ZapMaster）詳細介紹靜電放電的測試過程。
靜電放電（ESD，electrostatic discharge）是電子工業zui花代價的損壞原因之一，它會影響到生產合格率、制造成本、產品質量與可靠性以及公司的可獲利潤。隨著IC產品的制造工藝不斷微小化，ESD引起的產品失效問題越來越突出。為了能夠了解我們所制造的IC產品的抵抗靜電打擊的能力，提升產品的質量，減少因ESD而引起的損傷，世界各地的IC工程師們研制出了許多靜電放電模擬器，用來模擬現實生活中的靜電放電現象，用模擬器對IC進行靜電測試，借以找出IC的靜電放電故障臨界電壓。本文就是結合我們現在使用的靜電放電模擬器（ZapMaster）詳細介紹靜電放電的測試過程。
2靜電放電模式及標準
目前在世界工業界對靜電放電的模式大致定義了四種：人體模式HBM（humanbodymodel）、機器模式MM（machine model）、器件充電模式CDM（charge device model）、電場感應模式FIN（neldinducedmodel）。因為在IC的制造和使用過程中，人體和IC接觸的機會zui多，由人體靜電損傷造成IC失效的比例也zui大，而且在實際應用中工業界也大多采用HBM模式來標注IC的靜電等級。所以本文將著重介紹HBM的測試方法和判別標準。
人體模式（HBM），是指人體在地上走動、摩擦或者其他因素在人體上已積累了靜電，當此人去直接接觸IC時，人體上的靜電便會經IC的管腳而進入IC內，再由IC放電到地去。此放電過程會在短到幾百個納秒的時間內產生數安培的瞬間放電電流，這個電流會把IC內部的元件燒毀。圖1是HBM人體放電模式的電路模型，其中R2模擬人體電阻，C1模擬人體電容。測試過程是先用高壓源經過電阻R1對電容C1充電，電容充電后經電阻R2對DUT（被測器件）放電。因為靜電電壓有的要達到幾千伏特甚至上萬伏特，校驗比較困難，而電流的校驗比較容易，因此現在都是采用靜電放電電壓相對應產生的電流來校驗。圖2是HBM的放電電流波形。表1為不同的HBM靜電電壓相對應產生的放電電流與時間的關系。
上針對HBM人體放電模式已經制定了許多通用的工業標準，比較常見的有以下幾個：
①USMIL-STD-883EMethod3015．7notice 8；
②ESDASSOCIATIONSTM5．1-2001；
③JEDECEIA／J~D22-A114-B；
④Automotive Electronics CouncilAEC-Q100-002-REV-C
國內主要標準有：GJB548A-96方法301
3 靜電放電的測試組合
靜電放電電流在IC中流動是有規律可循的，所以針對每個PIN做交叉放電分析是我們使用的zui基本的測試方法。但是并非胡亂交叉測試就能得到結論，必須有一套正確而快速的測試方法作為測試的準則。下面以GJB548A-96方法3015中的要求，詳細介紹各種靜電放電的測試組合。
3．1 I／O腳對電源腳的靜電放電測試
靜電的積累可能是正的或負的電荷，因此靜電放電測試對同一IC腳而言要求具有正負兩種極性。對每一支I／O管腳而言，其對電源腳的HBM靜電放電測試有下列四種ESD測試組合，其等效電路示意圖如圖3-圖6所示。
1）圖3為PS-模式（Pin-to-Vss正極性）：Vss腳接地，正的ESD電壓出現在該I／O腳對Vss腳放電，此時VDD與其他腳懸空。
（2）圖4為NS-模式（Pin-to-Vss負極性）：Vss腳接地，負的ESD電壓出現在該I／O腳對Vss腳放電，此時VDD與其他腳懸空。
（3）圖5為PD-模式（Pin-to-VDD正極性）：VDD腳接地，正的ESD電壓出現在該I／0腳對VDD腳放電，此時Vss與其他腳懸空。
（4）圖6為ND-模式（Pin-to-VDD負極性）：VDD腳接地，負的ESD電壓出現在該I/O腳對VDD腳放電，此時Vss與其他腳懸空。
3．2 Pin-to-Pin的靜電放電測試
靜電放電可能出現在IC的任何兩只管腳之間，若該兩只管腳之間無直接的相關電路，*共同使用的是VDD與Vss電源線相連接，就有可能出現當ESD放電發生在不相干的兩只IC腳之間時，靜電放電電流會先經過某部分電路流向VDD或Vss電源線上，再由VDD或Vss電源線連接流向另一只IC腳，再由那只IC腳流出IC。但是如果每一個IC的兩只管腳之間都要做測試，那么一個40HN的IC便要有1560種排列組合的ESD測試，這樣太浪費時間。因此測試標準便規定了改良式的測試方法。如圖7-圖8所示，即所謂的Pin-to-Pin測試。在該種方法的測試組合中，也按靜電放電的正負兩種極性分成兩種測試模式：
（1）圖7為正極性模式：正的ESD電壓出現在某一I／O腳，此時所有其他I／O腳全部接地，但所有的VDo腳與Vss腳都懸空。
（2）圖8為負極性模式：負的ESD電壓出現在某一I／O腳，此時所有其他I／O腳全部接地，但所有的VDD腳與Vss腳都懸空。
3． 3 VDD-to-VSS靜電放電測試
靜電放電也可能發生在VDD腳與VSS腳之間，因此對VDD腳與Vss腳有下列測試組合，其等效電路示意圖如圖9-圖12所示
1）圖9為VDD-正極性模式：正的ESD電壓出現在VDD腳，此時Vss接地，但所有的I／O腳都懸空。
（2）圖10為VDD-負極性模式：負的ESD電壓出現在VDD腳，此時Vss接地，但所有的I／O腳都懸空。
（3）圖11為Vss-正極性模式：正的ESD電壓出現在Vss腳，此時VDD接地，但所有的I／O腳都懸空。
（4）圖12為Vss-負極性模式：負的ESD電壓出現在Vss腳，此時VDD接地，但所有的I/O腳都懸空。
這里需要做一些說明：在一個IC中，各個管腳的功能有所不同?？赡苡袃蓚€或兩個以上標注為相同名稱的電源腳（例如：Vcc、VDD、Vss、analog、GND、digital、GND等等），按照標準的規定，只要這些電源腳在內部是通過金屬連接或歐姆連接，兩個電源腳之間的引線電阻小于2Ω，就可以把這一組電源腳或接地腳連在一起，看成是一個VDD Grouppin或VssGrouppin，其他IC腳分別對其進行靜電測試。否則就應該把這些VDD或Vss看成是各自獨立的，其他腳分別按照以上的測試組合對其進行測試。除了電源腳以外的其他各種類型的管腳，比如數據、地址、讀寫控制、時鐘、基準和補償等管腳，在靜電測試時不用考慮其管腳的功能，只把他們看成是Inputpin或Outputpino。
3．4 Analog Pin的靜電放電測試
在類比（Analog）IC中有一種測試組合，在標準中是沒有規定到，但在實際使用中有些IC工程師為了能夠更的測試這類IC的抗靜電能力，經常使用這種測試組合，這種組合就是類比（Analog）IC內的差動輸入級（DifferentialPair）的測試組合。例如運算放大器（OPAMP）的輸入級，如果該差動輸入級的正負輸入級都連接到IC的管腳時，這兩只輸入腳要另外單獨做靜電放電測試，以驗證該兩只輸入腳所連接的差動輸入級會不會被靜電放電所破壞，其等效電路示意圖如圖13和圖14所示：
（1）圖13為正極性模式：正的ESD電壓出現在差動輸入級的正輸入腳位，此時差動輸入級的負輸入腳接地，但其他所有的I／O腳以及VDD與Vss腳都懸空。
（2）圖14為負極性模式：負的ESD電壓出現在差動輸入級的正輸入腳位，此時差動輸入級的負輸入腳接地，但其他所有的I／O腳以及VDD與Vss腳都懸空。
4 靜電測試方式
在ESD測試過程中，我們可以采用從低電壓到高電壓進行測試，也可以從高電壓到低電壓進行測試，這兩種方式都可以找出IC的"靜電放電故障臨界電壓"?，F在以低電壓到高電壓為例詳細介紹一下靜電測試方法。
在每一個測試組合模式下，IC的某一被測試腳先被打上（ZAP）某一ESD電壓，而且在同一ESD電壓下，IC的該測試腳必須要被ZAP三次，每次ZAP之間間隔的時間為]秒鐘，ZAP三次后再觀看該測試腳是否已被ESD所損傷，若IC尚未被損傷則提升ESD的電壓，再ZAP三次。此ESD電壓由小而逐漸增大，如此重復下去，直到該IC腳己被ESD所損壞，此時造成IC該測試腳損壞的ESD電壓為"靜電放電故障臨界電壓"。
我們每次提升的ESD電壓幅度要選擇一個合適的數值，如果幅度太小，則測試到IC管腳損壞要經過多次的ESD放電，增長測試時間；若每次提升的幅度太大，則難以較地測出該IC腳的ESD耐壓能力。因此，根據我們的實際測試經驗，當ESD測試電壓低于1kV時，每次ESD電壓增加量為50V或100V；當ESD測試電壓高于1kV時，每次ESD電壓增加量為100V或250V。而ESD測試的起始電壓則從平均ESD故障臨界電壓的70%開始。
例如，某一IC的人體放電模式（HBM）ESD耐壓大概平均在2000V左右，那么起始測試電壓約從1400V開始。測試時，1400V的ESD電壓ZAP到IC的某一腳去（根據文章第三部分介紹的測試引腳組合，相應的VDD或VSS腳要接地），測試三次1400V的ESD放電，若該IC腳尚未損壞，則提升ESD電壓到1500V，此1500V的ESD電壓再打該IC腳三次，若該IC腳尚未損壞，再提升ESD電壓到1600V，依次類推，直到該IC腳被靜電放電所損壞為止。
我們可以來估算一下，一個40PIN的IC，（38支I/O，1支VDD，一支VSS），他的HBM測試電壓自1400V熾到2000V，每次增加量為100V的情形下，所要測試的次數：每一測試腳在變化ESD電壓之下的ZAP次數[（2000-1400）/100+1]； 38支I/O腳的測試次數=38支×4種×21次=3192次； Pin-to-Pin靜電放電測試（如圖3.2.1-3.2.2所示）之次數=38支×2種×21次=1596次；VDD-to-VSS靜電放電測試（如圖3.3.1-3.3.4所示）之次數=2支×4種×21次=168次； 故該4O腳IC的ESD（1400-2000V）總測試次數=4956次。
由上述的簡單估算可知，一個具有40支管腳的IC，只從1400V測到2000V，每一次電壓調升100V，則要4956次的ESD放電測試。而在實際情況中，IC管腳的耐壓程度可能每一支都不同，要真正測出每一支管腳的ESD耐壓程度，則所需測試次數會遠遠超過上述的數字。因此可根據你的實際要求，增加電壓調升的幅度，這樣可以減少測試的次數及時間。
5靜電放電故障判斷
每一個IC對靜電放電都有一定的承受能力，要想知道IC的靜電承受能力，除了以上介紹的測試組合外，我們在做測試分析時還需要有一套正確的判別標準，來判別被測試電路是否失效，否則光有方法而無判別標準也是枉然。
IC經由ESD測試后，要判斷其是否已被ESD所破壞，以便決定是否要再進一步測試下去。但如何判定IC已被ESD所損壞了呢?我們現在使用的靜電測試儀可以在ESD測試前后測量每一支IC管腳I／V特性曲線，再根據ESD測試前后的特性曲線做比較來判別IC是否發生失效。具體的判別標準有以下幾種：
①漏電流：先規定一個具體的電壓值VF和漏電流極限值IF，當IC被ESD測試后，其某一管腳在電壓VF以下產生的漏電流大于規定極限值IF時，失效發生。漏電流會隨偏壓的大小增加而增加，例如在測漏電流時所加的電壓VF為3V，規定漏電流極限IP為luA。ESD測試后在3V下如果測試到的漏電流大于luA為失效。
②相對電壓漂移：在某一固定電流值IREF時，ESD測試前與測試后電壓漂移量超過的百分比，失效發生。我們比較常用的方式是IREF為lμA時的參考電壓VREF漂移量超過土30％，該管腳失效。
③短開路：在經ESD測試后，測量被ESD測試后的某一管腳的I／V曲線，如果出現短路到地或開路現象（輸入電壓，電流無窮大或輸入電壓，電流接近于零），該管腳失效。
④相對I/V漂移：在ESD測試前先測量到某一管腳I/V特性曲線，當IC被ESD測試后，自該管腳進入IC內部的I／V特性曲線漂移量在30％（20％或40％）。例如輸入范圍是3V、1μA，那么它漂移量的包絡線范圍是2．1V-3．9V和0．7A-1．31lA。如圖15所示，Aftertrace（ESD測試后測量的I／V曲線）已有部分超出Beforetrace（ESD測試前測量的I／V曲線）的30％的包絡線，該管腳失效。
以上四種是我們的靜電測試儀自帶的zui常用的幾種簡易判別方法，適合用于大批量的測試，可以進行快速判別。
⑤功能測試法：先把功能正常且符合規格IC的每一支腳依測試組合打上某一電壓準位的ESD測試電壓，再拿去測試其功能是否仍然符合原來的規格。這種方法是zui能夠反應出電路在經過ESD測試后電路性能的變化。一般的ESD測試標準都規定在經過ESD測試后要經過功能測試（包括靜態測試和動態測試），才能zui終確定其"靜電放電故障臨界電壓"。
采用不同的故障判定準則，對同一個IC而言，可能會有差距很大的ESD故障臨界電壓。判別一個電路的ESD故障臨界電壓要在注明其故障判定準則條件之下，才顯得有意義。否則在你這里選擇這種判別準則，在另一家選擇其他的判別準則，會得出不同的ESD故障臨界電壓，這樣就會給別人造成混亂，究竟我的IC的ESD故障臨界電壓是多少?
6 靜電放電測試結果的判讀及分類
6．1 ESD測試結果判讀
表3是一個IC的實際ESD測試zui低故障臨界電壓，PINl為"VDD"，PIN8為"Vss"，其余PIN為I／O。按照本文第三部分介紹的測試組合，做了一些簡化，方法ALL-to-VDD指除VDD以外的所有管腳分別對VDD測試，VDD接地；方法ALL-to-Vss指除Vss以外的所有管腳分對Vss打擊，Vss接地；方法IO-to-IO指I／O腳相互測試，沒有被測到的I／O管腳接地，VDD和Vss懸空；"OK"指超過8000V。我們來看PIN2，六種方法測到的zui低ESD故障臨界電壓分別為7250V、-8000V、7000V、-8000V、6500V和-3500V，該腳的ESDzui低故障臨界電壓為3500V；再來看PIN3分別是4250V、-500V、4000V、-5750V、7000V、-8000V，該腳的zui低故障臨界電壓為500V；PIN6分別是6500V、-750V、500V、8000V、2250V、-750V，該腳的zui低故障臨界電壓為500V。以次類推，每一個腳都能找到其zui低的ESD故障臨界電壓。這個IC的ESDzui低故障臨界電壓應定為所有腳中zui低的電壓，既500V。我們可以從上面看到，雖然有的管腳的ESD故障臨界電壓可以達到3500V或更高，但只要其中有一只管腳的電壓很低，就應該以這只zui低管腳的電壓為整個IC的ESDzui低故障臨界電壓。
所以我們需要注意的是，在靜電放電保護電路的設計中，要能夠提升`IC所有管腳的靜電放電故障臨界電壓，而不是只提升某幾只管腳的靜電放電保護能力而己。IC的制造過程特性有時會有小幅的（10％）漂移，因此每個IC之間的特性會有些細微的不同，其ESD耐壓特性也可能會有些差異。每次測試所選用的IC數目不能太少，應至少大于5個，每一個都找出其ESD故障臨界電壓，可能每個IC都不太相同。這時我們定義其中zui低的ESD故障臨界電壓為該批IC的ESD故障臨界電壓。數量選的越多，該批IC的ESD故障臨界電壓越。
6．2靜電放電敏感度分類
不同的ESD測試標準都規定了靜電放電敏感度分類，以下是幾個測試標準的靜電放電敏感度分類：表4為GJB548A-96（MIL883E）的分類，表5為ESDSTM5．1-2001和JEDECEIA／JESD22-A114-B的分類。在IC經過ESD測試后，就可以根據測試結果，按照你所適用的標準，給你的IC標注靜電等級。
7結束語
隨著電子產業的蓬勃發展，元件尺寸的日益縮小、集成度也日益提高，使得靜電放電對IC造成的破壞越來越嚴重，各IC相關的從業人員也越來越重視這個問題，靜電放電測試結果已經成為評估產品可靠性的一個重要指標，靜電放電測試的主要應用有兩個：*是了解元件的靜電放電敏感度等級，提升產品的可靠性，并且可以給制造、封裝、測試、組裝及運輸等人員提供參考；第二可以針對經過ESD測試的元件的弱點做故障分析，以便IC設計人員或工藝人員在查清問題后進行設計或工藝改良。本文就ESD相關的測試原理和測試方法等作了詳細的介紹，從文章中可以看到，ESD測試從每一只管腳的測試組合，每一個IC的測試方法，一直到整批IC，ESD故障臨界電壓的判定，都給我們一個很重要的概念，ESD故障臨界電壓不是一只管腳的問題，而是整批的問題。
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