隨著半導體集成工藝進入3 nm 及以下技術節點，傳統硅基晶體管出現漏電功耗增大，短溝道效應加劇等問題，對集成電路的性能與可靠制造產生嚴重的影響［1~3］. 近年來，以過渡金屬硫族化合物（TMDCs）為代表的二維納米材料因具有原子級物理厚度，優異的機械柔韌性和較高的載流子遷移率［4~6］，成為未來可替代傳統硅基材料以延續摩爾定律發展的重要候選新材料之一［7~10］.

作為二維（2D）TMDCs 的代表性材料，WSe2 是繼WS2 和MoS2 之后備受關注的一種二維原子晶體，具有很高的導通電流密度和載流子遷移率［11~13］以及較低的有效電子質量［7，14~17］，有望成為場效應晶體管優良的溝道材料［18，19］. 2012 年，Javey 等［20］采用微機械剝離法制備出了單層 p 型 WSe2 納米片，并以SiO（2 270 nm）/Si 為襯底，Pd/Au（30/20 nm）為電極，制成頂柵WSe2 場效應晶體管（WSe2-FETs），其表現出了優異的電學性能，在室溫下測得載流子遷移率達 250 cm2·V?1·s?1，開關比超過 106. 2013 年，Banerjee 等［21］則通過微機械剝離法制備出了單層n 型WSe2 納米片，并以Al2O（3 72 nm）/Si 為襯底，In/Au（（10/100 nm）為電極制成WSe2-FETs，在室溫下其載流子遷移率為142 cm2·V?1·s?1，開關比超過106. 以上文獻只針對單一層數的WSe2 進行了研究，但缺乏對于不同層數的WSe2 在結構和性能方面的系統性研究. 同時，由文獻［15］可知，多層WSe2 雖是間接帶隙半導體，但相較于單層WSe2 具有更高的態密度、載流子遷移率和驅動電流，這意味著多層WSe2 在FETs 等領域具有更大的應用前景. 然而到目前為止，由于采用微機械剝離法制備的WSe2 納米片厚度具有較大的隨機性，且對于制備及測試FETs 條件及理論計算分析缺乏系統研究，因此WSe2-FETs 的性能并未得到充分研究.

FETs 的基本結構包括襯底、溝道材料、介電層和電極. 其中，電極和溝道材料的兩端接觸形成源電極和漏電極，介電層位于柵電極和溝道材料之間，為FETs 提供電場，用以調控溝道材料的導電性. 依據介電層與溝道材料相對位置的不同，FETs 可分為頂柵和底柵兩種結構. 頂柵結構可實現對晶體管的單獨控制，且易構筑小尺寸晶體管，因此被廣泛用于制備射頻器件和集成電路，但制作工藝繁雜，不適用于實驗研究. 而底柵結構雖然不易實現對每個器件的單獨控制，但制備工藝簡單，成本低廉，非常適合實驗條件下對于材料器件的研究.

本文通過微機械剝離法，制備出了從單層到多層WSe2 納米片的底柵結構WSe2-FETs，研究了溝道材料及介電層厚度與FETs 性能的關系，并通過對制成的FETs 進行退火及低溫測試，將實驗所得到的數據通過建立數學模型來模擬載流子傳輸過程，并進行了理論數值計算.

1. 實驗部分

1. 試劑與儀器
   2H-WSe2 晶體（純度≥99. 995%）；鈦（純度≥99. 99%）和金（純度≥
   99. 99%）；去離子水（色譜純）；丙酮（分析純）；無水乙醇（純度≥99. 5%）；氬氣
   （純度≥99. 999%）；硅片（SiO2/Si，p 型）；熱釋放膠帶（1005R-2. 0 型）；光刻膠（AZ 5214E 型）；顯影液（AZ 300MIF 型）.WS-650-23NP 型勻膠機（Laurell- 邁可諾技術有限公司）；.

2. 實驗過程

1. WSe2 納米片的制備 采用微機械剝離法制備WSe2 納米片. 首先，用玻璃刀將4 寸硅片裁剪成邊長為1 cm 的正方形硅片單元，再用丙酮、無水乙醇和去離子水依次在180 W 功率下分別超聲20 min，
   最后用氬氣吹干并密封放置備用. 取適量WSe2 體材料晶體放至熱釋放膠帶上并對折剝離，重復剝離步驟數次至熱釋放膠帶上無明顯聚集性WSe2 納米片材料，然后將其粘貼到清潔好的硅片上，隨后將硅片放置到恒溫熱臺上進行納米片的轉移，緩慢撕下膠帶，得到WSe2 納米片. 通過不斷調整恒溫熱臺的加熱溫度和時間，發現在60 ℃下加熱5 min 時，材料的轉移效率及殘膠余量相對優良，納米片較為分散，有利于后期WSe2-FETs 的制作.

2. WSe2-FETs 的制備 WSe2-FETs 底柵結構的具體制備工藝：首先將WSe2 納米片依次用丙酮、無水乙醇和去離子水分別浸泡10 min 后，用氮氣吹干；在附著WSe2 納米片的硅片中心滴加2 滴光刻膠
   （負膠），在3000 r/min 的轉速下旋涂1 min；之后再將硅片轉移到恒溫熱臺上，在100 ℃下加熱3 min； 將電極掩模板圖案與樣品位置對齊曝光 50 s，并在 100 ℃下熱烘 3 min，隨后采用專業顯影液顯影3 min，得到電極圖形；利用真空鍍膜機在光刻好的樣品表面蒸鍍電極Ti/Au（10/100 nm）；最后用丙酮漂洗去除光刻膠，得到WSe2-FETs.

3. 電學性能測試 Scheme 1 為WSe2-FETs 的電學性能測試示意圖. 在測試前將源極接地，將p 型摻雜的硅片作為底柵，在源極和漏極間施加電壓Vd，源極和底柵間施加電壓Vg. 保持Vd 不變，通過掃描不同 Vg 測得源極與漏極間電流 Id，得到FETs 的轉移特性曲線（Id-Vg）；保持 Vg 不變，通過掃描不同的 Vd，測得 Id，得到FETs 的輸出特性曲線（Id-Vd）. 其中，轉移特性曲線的測試條件：Vd=10 V，Vg=?30~ 30 V，步長為 1 V；輸出特性曲線的測試條件為：取不同的 V（g ?30，?20，?10，0，10，20，30 V），在 Vd=? 10~10 V，步長為0. 5 V 下，測定Id-Vd，匯總后得到相應的輸出特性曲線.

1. 理論計算方法 基于密度泛函理論（DFT）的投影綴加平面波法（PAW），采用VASP 5. 4. 4 第一性原理軟件，對本征及與金屬電極Ti 接觸后的WSe2 晶胞進行幾何結構優化. 用廣義梯度近似（GGA）來描述電子與電子之間相互作用的交換關聯勢［22~25］，考慮到計算速度和精度，平面波截斷能取為400 eV，布里淵區積分通過Monkhost-Pack［26］方法自動產生［27］，優化結束后，體系能量以及原子間作用力等參數的相應精度標準分別為10?5 eV 和0. 1 eV/nm.

1. 結果與討論

1. 材料的表征
   圖1（A）和（B）分別為WSe2 體材料的光學照片和SEM 照片. 可見，WSe2 體材料呈銀白色金屬光澤的多層結構. 圖1（C）為剝離后WSe2 納米片的SEM 照片，可見，納米片表面光滑平整，呈少層結構且尺寸分布不均一. 圖 1（D）和（E）分別為 WSe2 納米片的低分辨 TEM（LRTEM）和高分辨 TEM（HRTEM） 照片，可見，剝離得到的 WSe2 納米片呈現出清晰的晶格條紋，晶面間距為 0. 216 nm，對應 WSe2 的
   （006）晶面，與本文WSe2 的XRD 結果相匹配. 圖1（F）為選區電子衍射（SAED）圖像，可見，選區內只有一套清晰的六方對稱的衍射斑點，表明WSe2 納米片是具有高結晶質量的單晶. 從選區的元素分布圖可見，搭成器件的WSe2 納米片作為溝道材料，表面依舊光滑平整無褶皺［圖1（G）］，且W 和Se 元素分布均勻［圖1（H）和（I）］，表明制備出來的WSe2-FETs 結構完好.
   利用XPS 對WSe2 的元素組成和成鍵類型進行表征. 圖2（A）為WSe2 的XPS 全譜圖，可以觀察到
   4 種元素，其中W 和Se 元素的信號來自于WSe2，O 和Si 元素則來自SiO2/Si 基底. 圖2（B）和（C）分別為
   W 元素和Se 元素的 XPS 精細譜圖. 可見，W 元素在 33. 35，35. 55 和 37. 8 eV 處的特征峰分別對應
   W4f7/2，W4f5/2 和W5p3/2，Se 元素在54. 41 和55. 28 eV 處的峰分別對應Se3d5/2 和Se3d3/2，這些精細譜圖的特征
   

峰與 2H-WSe2 體材料的XPS 譜圖結果［28］一致.
利用XRD 對WSe2 的晶型及結晶性進行表征. 圖2（D）為WSe2 剝離前后的XRD 譜圖，與標準卡片

（PDF#38-1388）對比可知［29］，2H-WSe2 為典型的六方晶系，在2θ=13. 82°，41. 83°和56. 84°處的衍射峰分別對應WSe2 的（002），（006）和（008）晶面. WSe2 納米片的峰位無偏移，峰強變化較小，這表明其晶體結構在剝離前后未發生明顯變化，仍保持高結晶性.
使用拉曼光譜研究了微機械剝離法制備的WSe2 納米片的化學結構. WSe2 的拉曼光譜主要有兩種
鍵振動模式E12（g 面內振動模式）和A1（g 面外振動模式），隨著WSe2 納米片層數由單層變為多層時，由于

層間范德瓦爾斯相互作用變強，其拉曼光譜在308 cm?1 附近會出現一個B12g 活性峰［30］. 因此，可以借助拉曼光譜中B12g 活性峰鑒定WSe2 的層數. 圖3（A）和（B）為在532 nm 激發波長下不同層數WSe2 納米片的拉曼光譜，可見，當WSe2 納米片層數由單層變為多層時，拉曼光譜在308 cm?1 處會出現活性峰B12g，且隨著層數的增加，層間范德瓦爾斯作用增強，B12g 發生微小藍移. 從單層WSe2 納米片的拉曼光譜可見， E12g 峰在249. 54 cm?1 處，A1g 峰在260. 80 cm?1 處［圖3（C）］，與文獻［30］報道的一致.

熒光發射（PL）光譜可以從光學角度對WSe2 納米片的層數、結晶質量及帶隙進行表征. 圖3（D）是在532 nm 激發波長下不同層數的WSe2 納米片的PL 光譜. 可以看出，單層WSe2 為直接帶隙，在745. 5 nm 處表現出很強的發光峰. 根據半導體材料的電子能帶隙與截止波長的關系［λ=1. 24/Eg，其中，λ
（nm）為波長，E（g eV）為帶隙］［31］，可以得出單層WSe2 的帶隙為1. 65 eV. 同時，隨著WSe2 納米片的厚度不斷增加，PL 光譜主發射峰強度降低，并向較低能量方向遷移. 圖3（E）為WSe2 納米片帶隙統計圖，可以看出，隨著WSe2 納米片厚度的增加，帶隙逐漸減小，當厚度增加到7 層之后，帶隙穩定在1. 48 eV.
利用AFM 進一步表征微機械剝離法制備的WSe2 納米片的表面形貌及厚度，圖S1（本文支持信息） 為單層到8 層WSe2 納米片的AFM 圖像，可以看到，單層WSe2 納米片厚度為0. 7 nm，與文獻［32］一致. 通過對比AFM 圖像的顏色襯度可以看出，采用該方法制備的WSe2-FETs 表面平整無褶皺，具有較高的完整性，進一步證明了微機械剝離法制備的WSe2 納米片具有高質量特性.

1. FETs 的電學性能
   利用室溫和低溫探針臺測試了WSe2-FETs 的電學性能，得到的輸出和轉移特性曲線均呈非線性狀態，表明WSe2 納米片與金屬電極之間的功函數不匹配，形成了肖特基接觸［33］. 載流子遷移率（μ2d）的計算如下［34］：
   μ2d = L (?Id /?Vg )/ (CWVd )(1)
   式中：L（μm）為器件的溝道長度；W（μm）為溝道寬度；C 為SiO2 介電層的單位面積電容（300 nm 厚度
   SiO2 的單位面積電容C 為11. 5 nF/cm2，且SiO2 單位面積電容值與其厚度成反比）；V（d V）為測試所加的
   漏極電壓；?Id/?Vg 為漏極電流對柵極電壓的微分，對應轉移特性曲線上的切線斜率. 將相關物理量代入式（1），即可計算出WSe2-FETs 的載流子遷移率，電流開關比則可以通過對數坐標下的轉移特性曲線
   求出. 下面分別從WSe2 納米片厚度、介電層厚度、退火及測試溫度4 個方面分析了WSe2-FETs 電學性能的影響因素.

WSe2 納米片厚度的影響 由AFM 結果可見，利用微機械剝離法制備出了從單層到多層的WSe2 納米片，并以氧化層厚度為300 nm 的SiO2/Si 為介電層襯底，Ti/Au（10/100 nm）為電極，制成了FETs. 為了研究WSe2 納米片厚度對WSe2-FETs 電學性能的影響，將每個厚度的WSe2 納米片制備出5 個WSe2- FETs，通過計算每個WSe2-FETs 的載流子遷移率（圖S2，見本文支持信息），統計得出了WSe2 納米片厚度與載流子遷移率的關系曲線［圖4（A）］，以此來求取基于不同厚度WSe2-FETs 載流子遷移率的均值. 可見，WSe2 納米片在7 層時的平均載流子遷移率最高（47. 63 cm2·V?1·s?1），當厚度超過7 層后，平均載流子遷移率開始降低，這是因為多層WSe2 雖是間接帶隙半導體，但相比單層WSe2 其具有更高的態密度和驅動電流. 同時隨著層數的增加，WSe2 納米片中電子的活動空間由二維變為三維空間，平均自由程變大，輸送變快，導致其在宏觀上的量子限域效應減弱［35，36］. 因此，增加WSe2 納米片的層數有助于提升載流子遷移率. 但隨著材料厚度進一步增加，表面平整度相較于單層或少層WSe2 納米片而言變低，可吸附在WSe2 納米片表面的帶電雜質變多，引起的附加散射變強，同時也使得與金屬電極的接觸變差，導致WSe2-FETs 的載流子遷移率降低. 而此時由WSe2 納米片厚度增加所引起的維度的變化不再明顯，造成其量子限域效應不再減弱. 上述因素的綜合作用是造成WSe2 納米片厚度超過7 層后，WSe2- FETs 的載流子遷移率迅速下降的結果［37，38］. 同時值得注意的是，本實驗相較于目前基于單層WSe2- FETs 性能差異較大的原因是，與上述參考文獻中的實驗條件及參數不同.

1. 介電層厚度的影響 柵介質材料由于直接和溝道材料接觸，其性能會極大地影響整個器件的性能. 其中SiO2 作為Si 的天然柵介質，成為FETs 中最為常見的柵介質. 根據上述實驗結果，選取了7 層WSe2 納米片，并分別以300，200 和100 nm 3 種常規厚度的SiO2/Si 基底作為介電層制成FETs，研究介電層厚度對WSe2-FETs 性能的影響. 采用相同方法在每個介電層厚度下制備了5 個基于7 層WSe2 納米片的FETs，通過計算每個WSe2-FETs 的載流子遷移率，統計得出了介電層厚度與載流子遷移率的曲線
   ［圖4（B）］，以此來求取基于不同厚度介電層的WSe2-FETs 載流子遷移率的均值. 可見，分別以300，
   200 和100 nm 3 種厚度的SiO2/Si 襯底作為介電層的FETs 的平均載流子遷移率分別為47. 81，68. 23 和
   80. 68 cm2·V?1·s?1. 一個典型的不同介電層厚度下WSe2-FETs 的轉移特性曲線如圖4（C）所示，可以觀察到，介電層厚度對于WSe2-FETs 的載流子遷移率有較大的影響. 這是因為當介電層厚度減小時，柵極提供的電場強度增強，提高了載流子的傳輸速率. 此外，由于在介電層襯底SiO2-Si 結構中存在的4 種電荷（界面態電荷Qit、氧化層中的固定電荷Qf、氧化層缺陷電荷Qot 及可動離子電荷Qm）與位于SiO2-Si界面處的薄層正電荷 Qox 等效，正電荷 Qox 的存在使半導體表面感應出負電荷，從而使得n 型半導體WSe2 出現積累電子. 當介電層厚度減小時，電容值變大，電容儲存電荷的能力增強，導致在靠近源極金屬電極附近的WSe2 層內誘導出的電子數量增加，因此改善了電極與溝道材料間的歐姆接觸，降低了寄生電阻，從而使載流子遷移率提高.

2. 退火處理的影響 將 WSe2-FETs 在混氣（H2/Ar 為 10/90 mL/min）氣氛，200 ℃下進行退火處理2 h，以研究退火處理對WSe2-FETs 電學性能的影響. 根據厚度與遷移率的關系，選取了上述性能優良的FETs 進行退火處理. 圖4（D）為WSe2-FETs 退火處理前后的轉移特性曲線，可以計算得出退火處理前后WSe2-FETs 器件的載流子遷移率由81. 10 cm2·V?1·s?1 提高到93. 17 cm2·V?1·s?1，說明退火處理能在一定程度上有效提高器件的電學性能. 歸因于退火過程可以將制備WSe2 納米片及WSe2-FETs 過程中引入的一些帶電雜質（氧氣、水等）去除，從而消除了帶電雜質吸附在WSe2-FETs 表面時引起的庫侖散射. 另外，退火過程還可以改善WSe2 納米片與Ti/Au 電極的接觸，進一步提高載流子遷移率.

3. 溫度的影響 為了探究溫度對于WSe2-FETs 電學性能的影響，選取了上述退火處理后的WSe2- FETs，利用低溫探針臺分別在298，278，228，178，128 和78 K 下進行了電學性能測試. 根據圖4（E）可以計算得知，隨著測試溫度從 298 K 降到 78 K，WSe2-FETs 的載流子遷移率分別為 91. 59，101. 43，
   130. 97，135. 97，319. 59 和482. 78 cm2·V?1·s?1，說明測試溫度對于WSe2-FETs 的載流子遷移率有較大影響. 這是因為高結晶性本征半導體WSe2 納米片中主要存在由晶格振動引起的晶格散射［39］，溫度越低，晶格振動越弱，對載流子的晶格散射也將減弱，因此遷移率隨溫度的降低而大幅度升高. 同時，根據圖4（F）可以計算出，隨著溫度降低，器件的開關比也從107 增大到108.
   

圖5（A）~（D）分別為高性能WSe2-FETs 的轉移特性曲線、輸出特性曲線、AFM 表面形貌和厚度數據曲線. 可見，器件的輸出曲線呈非線性狀態，表明WSe2 納米片與接觸電極間存在肖特基勢壘. 不同柵壓下的輸出曲線不重合，表明WSe2 的導電性可以由柵壓進行調控. 值得注意的是，輸出曲線在不同柵壓下器件的開啟電壓表現出了較大差異，主要因為當給介電層襯底施加柵壓Vg 時，會使得源擴散區和襯底之間的pn 結處于反向偏置. 如此，溝道將會受到襯底柵壓Vg 的調制，該效應通常稱為“背面柵效應”或“襯底偏置效應”. 在本實驗中由于采用少層WSe2 納米片作為溝道材料，厚度在納米級別，可看作為單邊突變pn 結的n+區，當加入反向柵壓Vg 時，會使溝道和襯底間的耗盡層向襯底內部展寬，耗盡層中的電荷增多. 由于要保持金屬-氧化物半導體場效應晶體管（MOSFETs）系統的電中性條件，這必定會減少溝道中的電子電荷，從而使得溝道變得更薄. MOSFETs 開啟電壓如要維持原來的溝道寬度， 就必須在柵極上積累更多的正電荷，以平衡耗盡層中增加的負電荷. 這就意味著需要增加閥值電壓使溝道變薄甚至消失. 因此所加柵壓Vg 的絕對值越大，開啟電壓也越大.

1. 理論計算

WSe2 作為一種典型的TMDCs，主要具有1T，2H 和3R 3 種晶相，其中在常溫下穩定的是2H 晶相. 因此，搭建了空間群為P63/mmc（194）的2H-WSe2 晶體模型，晶格常數為a=b=0. 3286 nm，c=1. 2983 nm［28］，每個單胞含有一個W 原子和兩個Se 原子. 之后，又根據實驗測試結果搭建了金屬電極Ti 與WSe2 晶胞接觸（WSe2@Ti）的模型. 如圖6（A）所示，其中Ti 原子與Se 原子接觸，WSe2 為7 層結構. 為了消除周期性排列晶體結構中相鄰晶胞間相互作用力的影響，在垂直于WSe2 面上方施加一個1. 2 nm 的真空層.

為了比較WSe2 與金屬電極Ti 接觸前后體系電子結構的變化，給出了本征7 層WSe2 的能帶結構及態密度分布［圖6（B）和圖S3（A），見本文支持信息］. 從圖6（B）可見，能帶的導帶底和價帶頂并非位于布里淵區的K 點，表現為1. 45 eV 的間接帶隙，與實驗值（1. 48 eV）一致，表明采用的計算方法適宜. 從圖S3（A）的態密度分布圖可見，價帶有兩個區域，即?7. 023~?0. 2174 eV 的上價帶區，主要由Se-4p 和W-5d 態填充，?15. 101~?12. 711 eV 的下價帶區，主要由 Se-4s 態填充，而導帶底主要由W-5d 和Se-3p 態填充. 與Ti 接觸后WSe2@Ti 的能帶結構態及密度分布如圖6（C）和圖S3（B）（見本文支持信息）所示，與本征WSe2 相比，WSe2@Ti 能帶結構中Ti-3d 與Se-4p 分態密度在費米能級附近有很大重疊，表現出較強的4p-3d 雜化現象. 正是由于這種雜化，使得WSe2@Ti 的能帶結構在費米能級附近的能帶出現許多雜質帶，因此WSe2@Ti 的帶隙消失. 同時，在Ti 與WSe2 的接觸界面處，WSe2 的能帶會發生彎曲形成了一個耗盡區，在此區域中電子不易在金屬與半導體間傳輸，由此形成肖特基接觸. 與實驗得出的WSe2- FETs 轉移及輸出特性曲線為非線性曲線相互印證.

基于實驗所得的數據和形變勢理論，計算了7 層WSe2@Ti 體系的載流子遷移率. 根據式（5），利用VASP 軟件對7 層WSe2@Ti 體系的價帶頂和導帶頂在單軸應變下的值進行線性擬合，所得斜率即為形變勢常數E1；同樣，根據式（3）對不同單軸應變下晶胞總能進行二次擬合得到彈性模量C2d. 根據式（4），對能帶邊緣二次擬合可得出7 層WSe2@Ti 體系的載流子（電子和空穴）有效質量. 將上述所得數值代入式（2），即可計算得到7 層WSe2@Ti 體系的載流子遷移率. 計算結果如表1 所示.

將理論計算結果（102. 64 cm2·V?1·s?1）與實驗獲得的載流子遷移率（91. 59 cm2·V?1·s?1）對比分析可以得出，本文的實驗探索及測試條件較為完整系統，為未來繼續研究并優化WSe2 的高性能邏輯器件奠定了實驗基礎. 通過理論計算還可以得到實驗中所得不到的數據，如電子和空穴的有效質量、能帶結構及態密度分布等，同時對比表1 數據得知，WSe2 為雙極性材料，其電子與空穴相比擁有相近的有效質量和載流子遷移率，這意味著WSe2 在p 型半導體材料的應用方面也存在巨大潛能. WSe2-FETs 器件表現出明顯的n 型半導體器件的性質，這是因為由于半導體與金屬之間存在費米能級差，當兩者緊密接觸時會形成統一費米勢，在接觸界面產生能帶彎曲，由此形成肖特基勢壘. 該勢壘的存在降低了載流子的注入效率，從而產生較大的寄生電阻. 根據肖特基接觸理論，金屬費米能級與半導體費米能級的相對位置可以影響接觸界面的肖特基勢壘高度. 當金屬費米能級高于WSe2 費米能級時，電子會從金屬注入WSe2. 相反，當金屬費米能級低于WSe2 費米能級時，電子則會從WSe2 注入金屬中，即在WSe2 中形成空穴注入. 選擇的金屬電極為Ti/Au，其中Ti 電極與WSe2 接觸，根據肖特基接觸理論，由于Ti 的功函數值（4. 33 eV）與WSe2 的電子親和勢（4 eV）相差很小，使得兩者接觸時更容易形成n 型載流子，從而使WSe2-FETs 表現出明顯的n 型半導體特性. 從理論計算過程也發現，對于具有一定厚度的WSe2， 無論采用二維或三維體系的載流子遷移率計算公式都不能得到相符合的計算結果，因此，需要對現有 的計算方法進行修正或者借助于新的理論和計算方法開展對載流子遷移率的研究.

3結論

通過控制WSe2 納米片和介電層SiO2 的厚度、測試溫度和退火因素，研究了微機械剝離法獲得的WSe2納米片的FETs 性能. 結果表明，以7 層WSe2 納米片為溝道材料，100 nm 氧化層厚度的SiO2/Si 為介電層襯底，Ti/Au（10/100 nm）為電極，制備的WSe2-FETs 表現出優異的電學性能. 在298 K 下，載流子遷移率為81. 10 cm2·V?1·s?1，經過退火處理后，載流子遷移率可達93. 17 cm2·V?1·s?1，開關比為107，與理論計算值相當. 在78 K 的低溫下，載流子遷移率高達482. 78 cm2·V?1·s?1，開關比提高到108. 將實驗所得到的數據通過建立數學模型來模擬載流子傳輸過程，并進行理論數值計算，同時，結合理論計算結果也注意到，WSe2 具有電子和空穴的雙極型導電特性，可以利用WSe2 和金屬電極之間的接觸特性來實現n 型到p 型導電類型的轉變. 研究結果為實現低功耗互補型金屬氧化物半導體集成電路（CMOS） 奠定了基礎. 并為研究和優化二維原子晶體的高性能邏輯器件應用提供了實驗和理論參考.