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現在很難在某一次會議上聽不到或者看不到關于物聯網(IoT)和可穿戴式計算的討論。但是，請讀下去。當人們還在爭論IoT設備5年內是會達到200億規模還是40億規模的時候，一個意外的挑戰已經浮出水面。人們都認為市場上的半導體技術也是您下一設計的工藝技術，這種想法促進了IoT的雪崩式發展。 

zui近在硅谷舉行的TSMC輔助支持系統論壇上清楚的闡述了這種發展。隨著20、16和10 nm工藝的發展，zui大的代工線負責人宣稱，在老工藝尺寸基礎上，不到5個低功耗新工藝代就回到了180 nm。為什么——為什么這么多?在小系統設計中，這些問題構成了新現實。 

對電源的其他分析 

并不是IoT發起了低功耗工作模式。多年以來，超低功耗微控制器領域就有此類產品。但是，大肆的宣傳使得業界特別關注低功耗問題的兩個方面：在很多IoT和可穿戴節點上以極低功耗可靠的工作，還有非常低的占空比。 

極低功耗需求的來源不同尋常：能量收集。一些IoT設計人員并沒有費勁的將電池裝到極小的封裝中或者難以企及的空間里，而是選擇從節點環境中收集能量。他們使用了小型光電池，從周圍光中收集能量，采用熱電變換器轉換浪費的熱量，使用慣性發電機把運動轉換為電流，還有一些其他手段。一般的結果是可靠的少量電源——至少結合了小的可充電電池和超級電容。 

如果您能夠將節點耗電保持在一定的功率預算范圍內，從很實用的熱電轉換器的幾百μW到光線暗淡的室內微小光電池的幾個μW，那么這種策略避免了換電池等問題。 

作為對比，較低的占空比并不是約束而是機遇。一般而言，距離數據中心越遠，節點的大部分空閑的時間就越長。數據 心的目標應該是不低于80%的利用率。但是在今年的熱點芯片大會上，ARM CTO Mike Muller估計CPU瀏覽網頁的平均工作時間是7%，MP3回放任務大約是3%。距離核心越遠，IoT節點對空氣溫度進行周期性采樣時，可能每小時只有幾個毫秒在工作，占總時間的百萬分之一。 

很明顯，低占空比應該是降低能耗的好機會。問題是怎么辦。要解決這一問題，我們得回到工藝技術和超低功耗問題上。 

研究占空比 

在低占空比系統中，降低能耗(從而延長電池使用壽命)zui的策略與您的老奶奶處理電費的策略一樣：不使用時關掉它。但是這種好建議的背后卻涉及到詳細的規劃和某些困難的決定。 

關掉電源意味著將狀態存儲到非易失存儲器中，除非您設計的節點不需要持續的狀態信息就能夠工作。但是保存狀態需要花費時間和能耗，寫入閃存會需要很大的突發能耗，這也要有大功率能源。因此，這并不總是可行的——特別是空閑時間很短或者不可預測的情形。在這些情形中，您可能需要保持數據的低功耗模式，包括在狀態機中和在存儲器中(圖1)。這也是老節點及其大規模晶體管再次被關注的原因。
 
圖1:不同的占空比強調了功耗的不同方面

這些大規模晶體管內在的一個特性是低泄漏電流。如果您的服務器一直以fMAX運行，那么低泄漏并不是很重要，這是因為高速和低動態功耗并不是老工藝關注的重點。但是，如果您設計低占空比系統，大部分時間處于數據保持模式，您不得不延長小電池的使用時間，與動態功耗或者zui初的性能相比，您更關心靜態泄漏。 

這一事實解釋了為什么有太多的工藝選擇。在180 nm，泄漏幾乎沒有，但是動態功耗相對較高，而fMAX較低。在28 nm，泄漏比較起來非常高——即使是TSMC針對28 ULP設計的改進型低泄漏晶體管，但是動態功耗和速度要好很多。您可以看一下您規劃的占空比，選擇您的工藝技術。 

當然，并不會非常簡單。在體系結構和實施的每一階段，都會有一些因素影響占空比。例如，您可以禁止中斷狀態機或者ARM Cortex-M0等極低功耗MCU，只中斷主CPU，以處理觸發了重要代碼的關鍵事件。您可以選擇無線網絡，支持節點在大部分時間進入休眠狀態，而不讓它一直處于準備響應某一消息的狀態。您可以使用硬件加速器來縮短占空比的工作部分。還可以把上游任務放到無線集線器或者云端。 

相反，您也可以重新調整占空比。例如，可以放慢時鐘以節省功耗，讓任務非常慢的運行，從而不會進入休眠模式。或者，可以選擇輪詢節點，就像帶著    的夜班護士，讓節點一直保持工作。 

總之，要找到動態功耗、運行和空閑以及關斷時間、工藝技術的*組合會是一件很難的事情。對于ARM的big.LITTLE多核CPU配置等方法，支持您在功能強大的內核中迅速運行較難的線程，然后對于后臺任務，切換到較慢的低功耗內核。在某些點，您會有很多選擇。 

不論占空比還是處理器怎樣安排，有一種策略具有明顯的優勢。對于靜態和動態功耗，電壓是公式中的二次項。如果您降低Vdd，fMAX就會下降，功耗也是如此。這一點解釋了TSMC超低功耗產品的重要特性：其特性是能夠工作在非常低的電壓下，實際上，接近閾值。 

近閾值挑戰 

據TSMC研發副總裁Cliff Hou，在0.7-0.5V范圍內Vdd的準備過程需要很多工作。公司關注的是從高閾值晶體管中獲得*性能。但是也要處理其他兩個主要問題；時序變化和SRAM拓撲。 

接近閾值工作的MOSFET驅動負載的時間要長一些。這一簡單的物理現象將大部分處理器的時鐘頻率限制在1 MHz附近。但是，Hou指出還有另一個問題。他解釋說，“接近閾值時，波形是非線性的。對此，需要調整靜態時序分析，這樣，芯片設計人員不用改變他們的方法。” 

Hou說，對時序進行了很大的改動后，自然需要檢查所有IP在接近閾值電平時能否正常工作。他報告說，“一般而言，檢查進行的比較順利。但是，我們注意到，某些單元——那些有三至四級的，使用了傳輸邏輯門的，在接近0.5V時會出現問題。” 

SRAM有不同的問題：不同的電壓電平需要不同的單元設計。一般具有讀寫輔助功能的SRAM單元在較高電壓時能夠很好的工作。但是接近0.5V時，則需要8或者10晶體管單元。低于0.5V時，Hou建議基于邏輯的存儲器單元。 

走向 

如果您決定降低Vdd，那么不用停在晶體管的閾值電壓上。在亞閾值領域有很多邏輯設計，甚至是模擬設計。實際上，晶體管一直關斷，您的電路通過調制泄漏電流來工作。自然的，這些邏輯能效非常高，但是非常慢。在TSMC論壇上，ARM的Muller認為這并不簡單，在IoT環境中，重要的是在亞閾值工作。 

Muller介紹了TSMC在未40 nm工藝上開發的測試芯片ARM，針對低電壓進行了優化。芯片含有Cortex-A5和Cortex-M0內核，以及很多獨立電源域，支持工程師針對各種近閾值和亞閾值策略進行試驗，可以對各種處理器的各個部分進行不同的組合。 

CTO對設計這類芯片提出了警告。他提醒說，您需要仔細的設計電平轉換器，它承載了電源域和功率邏輯門開關之間的信號。這些器件必須在很寬的電壓范圍內的工作，電壓范圍非常寬以至于超出了邏輯晶體管的閾值范圍。 

在體系結構級，Muller指出關斷內核與使其停留在數據保持模式有很大的不同。他說，80%的靜態功耗來自SRAM。因此，減少工作周期之間必須要保持的有效狀態非常重要。保持狀態要消耗能量。 

Muller說，使用傳統的時序收斂方法也很難來管理時序。目前的時序工具假設延時主要來自RC。而這里時序的主要因素是電壓柵極延時。Muller遺憾的指出，當您嘗試實現時序收斂時，工具會把您帶到錯誤的方向上。 

有了體系結構后，下一個問題是工作點。Muller針對這一主題提供了信息非常豐富的一幅圖(圖2)。Muller解釋說，把Vdd降到閾值以下后，功耗——動態功耗和靜態功耗，都下降了。在200 mV有zui小功耗點，在此之下，電路會停止工作。如果您的電源受到高能耗器件的限制，那么這是*工作點。