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讀懂高速ADC的不同類型數字輸出
設計人員有各種模數轉換器(ADC)可以選擇，數字數據輸出類型是選擇過程中需要考慮的一項重要參數。目前，高速轉換器三種zui常用的數字輸出是互補金屬氧化物半導體(CMOS)、低壓差分信號(LVDS)和電流模式邏輯(CML)。
ADC中每種數字輸出類型都各有優劣，設計人員應根據特定應用仔細考慮。這些因素取決于ADC的采樣速率和分辨率、輸出數據速率、系統設計的電源要求，以及其他因素。
本文將討論每種輸出類型的電氣規格，及其適合特定應用的具體特點。我們將從物理實現、效率以及每種類型的應用這些方面來對比這些不同類型的輸出。
CMOS數字輸出驅動器
在采樣速率小于200 Msps (ms/sec)的ADC中，CMOS是很常見的數字輸出。典型的CMOS驅動器由兩個晶體管（一個NMOS和一個PMOS）組成，連接在電源(VDD)和地之間，如圖1a所示。這種結構會導致輸出反轉，因此，可以采用圖1b所示的背對背結構作為替代方法，避免輸出反轉。
典型CMOS數字輸出驅動器
輸出為低阻抗時，CMOS輸出驅動器的輸入為高阻抗。在驅動器的輸入端，由于柵極與導電材料之間經柵極氧化層隔離，兩個CMOS晶體管的柵極阻抗*。輸入端阻抗范圍可達k?至M?級。
在驅動器輸出端，阻抗由漏電流ID控制，該電流通常較小。此時，阻抗通常小于幾百?。CMOS的電平擺幅大約在VDD和地之間，因此可能會很大，具體取決于VDD幅度。
由于輸入阻抗較高，輸出阻抗較低，CMOS的優勢之一在于通常可以用一個輸出驅動多個CMOS輸入。
CMOS的另一個優勢是低靜態電流。*出現較大電流的情況是CMOS驅動器上發生切換時。無論驅動器處于低電平（拉至地）還是高電平（拉至VDD），驅動器中的電流都極小。但是，當驅動器從低電平切換到高電平或從高電平切換到低電平時，VDD與地之間會暫時出現低阻抗路徑。該瞬態電流是轉換器速度超過200MSPS時，輸出驅動器中采用其他技術的主要原因。
另一個原因是轉換器的每一位都需要CMOS驅動器。如果轉換器有14位，就需要14個CMOS輸出驅動器來傳輸每一位。一般會有一個以上的轉換器置于單個封裝，常見為八個。
采用CMOS技術時，意味著數據輸出需要高達112個輸出引腳。從封裝角度來看，這不太可能實現，而且還會產生高功耗，并使電路板布局變得更加復雜。為了解決這些問題，我們引入了使用LVDS的接口。
LVDS數字輸出驅動器
與CMOS技術相比，LVDS具備一些明顯優勢。它可以在低電壓信號（約350mV）下工作，并且為差分而非單端。低壓擺幅具有較快的切換時間，可以減少EMI問題。
差分這一特性可以帶來共模抑制的好處。這意味著耦合到信號的噪聲對兩個信號路徑均為共模，大部分都可被差分接收器消除。
LVDS中的阻抗必須更加嚴格控制。在LVDS中，負載阻抗應約為100?，通常通過LVDS接收器上的并聯端接電阻實現。此外，LVDS信號還應采用受控阻抗傳輸線進行傳輸。差分阻抗保持在100?時，所需的單端阻抗為50?。圖2所示為典型LVDS輸出驅動器。
如圖2中LVDS輸出驅動器拓撲結構所示，電路工作會在輸出電源產生固定直流負載電流。這可以避免輸出邏輯狀態躍遷時典型CMOS輸出驅動器中出現的電流尖峰。電路中的標稱拉電流/灌電流設為3.5mA，使得端接電阻100?時典型輸出電壓擺幅為350mV。電路的共模電平通常設為1.2V，兼容3.3V、2.5V和1.8V電源電壓。
有兩種書面標準可用來定義LVDS接口。zui常用的標準之一是ANSI/TIA/EIA-644規格，標題為《低壓差分信號(LVDS)接口電路的電氣特性》。另一種是IEEE標準1596.3，標題為《可擴展一致性接口(SCI)的低壓差分信號IEEE標準》。
LVDS需要多加注意信號路由的物理布局，但在采樣速率達到200MSPS或更高時可以為轉換器提供許多優勢。LVDS的恒定電流使得許多輸出都能受到驅動，無需CMOS要求的大量電流吸取。
此外，LVDS還能以雙倍數據速率(DDR)模式工作，其中兩個數據位可以通過同一個LVDS輸出驅動器。與CMOS相比，可以減少一半的引腳數。
同時，還降低了等量數據輸出的功耗。對轉換器數據輸出而言，LVDS確實相比CMOS具有諸多優勢，但也和CMOS一樣存在一些限制。隨著轉換器分辨率的增加，LVDS接口所需的數據輸出量會變得更難針對PCB布局進行管理。而且，轉換器的采樣率zui終會使接口所需的數據速率超出LVDS的能力。
CML輸出驅動器
轉換器數字輸出接口的趨勢是使用具有電流模式邏輯(CML)輸出驅動器的串行接口。通常，高分辨率（≥14位）、高速(≥200 Msps)和需要小型封裝與低功耗的轉換器會使用這些類型的驅動器。CML輸出驅動器用在JESD204接口，這種接口目前用于轉換器。
采用具有JESD204接口的CML驅動器后，轉換器輸出端的數據速率可達12Gbps（當前版本JESD204B規格）。此外，需要的輸出引腳數也會大幅減少。時鐘內置于8b/10b編碼數據流，因此無需傳輸獨立時鐘信號。
數據輸出引腳數量也得以減少，zui少只需兩個。由于轉換器的分辨率、速度和通道數增加，數據輸出引腳的數量可調整到適應所需的更高吞吐量。但是，由于CML驅動器采用的接口通常為串行接口，引腳數的增加與CMOS或LVDS相比要小得多。（CMOS或LVDS中傳輸的數據為并行數據，需要的引腳數多得多。）
表1所示為采用80Msps轉換器的三種不同接口，轉換器具有各種通道數和位分辨率。在CMOS和LVDS輸出中，數據用作每個通道數據的同步時鐘，使用CML輸出時，JESD204數據傳輸的zui大數據速率為3.2Gbps。察看該表可以發現，CML的優勢十分明顯，引腳數大大較少。
表1：引腳數比較 - 80Msps ADC
CML驅動器用于串行數據接口，因此，所需引腳數要少得多。圖3所示為用于具有JESD204接口或類似數據輸出的轉換器的典型CML驅動器。該圖顯示了CML驅動器典型架構的一般情況。圖中顯示了可選源端接電阻和共模電壓。電路的輸入可將開關驅動至電流源，電流源則將適當的邏輯值驅動至兩個輸出端。
CML驅動器類似于LVDS驅動器，以恒定電流模式工作。這也使得CML驅動器在功耗方面具備一定優勢。在恒定電流模式下工作需要較少的輸出引腳，總功耗會降低。
和LVDS一樣，CML也需要負載端接、單端阻抗為50?的受控阻抗傳輸線路，以及100?的差分阻抗。驅動器本身也可能具有如圖3所示的端接，對因高帶寬信號靈敏度引起的信號反射有所幫助。
對符合JESD204標準的轉換器而言，差分和共模電平均存在不同規格，具體取決于工作速度。工作速度高達6.375Gbps，差分電平標稱值為800mV，共模電平約為1.0V。
在高于6.375Gbps且低于12.5Gbps的速度下工作時，差分電平額定值為400mV，共模電平仍約為1.0V。隨著轉換器速度和分辨率增加，CML輸出需要合適類型的驅動器提供必要速度，以滿足各種應用中轉換器的技術需求。
數字時序：注意事項
每種數字輸出驅動器都有時序關系，需要密切關注。由于CMOS和LVDS有多種數據輸出，需要有路由路徑來盡量減小偏斜。如果差別過大，可能就無法在接收器上實現合適的時序。
此外，時鐘信號也需要通過路由傳輸，并與數據輸出保持一致。時鐘輸出和數據輸出之間的路由路徑也必須格外注意，這也是為了確保偏斜不會太大。
在采用JESD204接口的CML中，數字輸出之間的路由路徑也必須加以注意。需要管理的數據輸出大大減少，因此，這一任務比較容易完成，但也不能*忽略。這種情況下，時鐘內置于數據中，因此無需擔心數據輸出和時鐘輸出之間的時序偏斜。但是，必須注意，接收器中要有足夠的時鐘和數據恢復(CDR)電路。
除了偏斜之外，還必須關注CMOS和LVDS的建立和保持時間。數據輸出必須于時鐘發生邊沿躍遷之前在充足時間內驅動至恰當的邏輯狀態，還必須在時鐘發生邊沿躍遷之后以該邏輯狀態維持充足時間。這可能會受到數據輸出和時鐘輸出之間偏斜的影響，因此，保持良好的時序關系非常重要。